#经过将三态（tri）逻辑声明成线网（wire）来保证网表中不会呈现三态逻辑，由于一些布线东西很难读取包括tri、tran源语、assign句子 的网表，关于“inout”类型的port,DC发生tri wire 句子和tran 源语，关于tri，还会发生assign句子

　　#设置link指令是否区别大小写，默许是check_reference,便是依据发生reference的模块格局来判别是否大小写灵敏，假如是vhdl格局便是不灵敏，假如是verilog就灵敏

　　#设置假如推断出锁存器，是否报warning，默许是false，即不报。

　　#望文生义，是否把嵌套的if交融，默许值是false，便是关于嵌套的条件句子（if或case句子）中的每一个if和case都推断出一个挑选器，这 种做法有利于把某些迟到的条件判别信号（late arriving signals）安排到离输出最近的挑选器上（然后有利于减小推迟），假如设成true，就会把这些挑选器交融成一个大的挑选器，这样一切的挑选信号到输 出的间隔都是相同的

　　#设置时钟周期，留意带小数点，这样核算出的值都带小数点，否则小于1的数都显现为0

　　#设置时钟不确定性，这儿只设置了相关于树立时刻的不确定性，便是时钟上升沿有或许提早 clk_uncertainty_setup（时钟误差和时钟颤动之和）到来，dc要提早clk_uncertainty_setup查看树立时刻是否满意

　　#设置输入推迟，设置一个外部输入（组合逻辑combo1）用了多少时刻（即从时钟上升沿到输入数据到来阅历的推迟），dc核算还有多少时刻留给内部组合 逻辑combo2_input，例如时钟周期为10ns，input_delay是4ns，则还有（6-tsu）留给内部组合逻辑 combo2_input

　　#设置输出推迟，设置一个外部输出（组合逻辑combo3）用了多少时刻（即外部组合逻辑的推迟），dc核算有多少时刻留给内部组合逻辑 combo2_output，例如时钟周期为10ns，output_delay为4ns，则还有（6-Tclk2Q）留给内部组合逻辑 combo2_output

　　以此来决议怎么挑选用于跨层次鸿沟的网线的线载模型），用于核算时序途径的推迟，用于set_wire_load_model

　　#为了精确地核算输出电路的时刻，需求设置端口负载（输出或输入的外部电容负载），便是为一切输出端口指定一个负载，归纳时dc就会以为这儿有一个这样的 负载（并不是说归纳时在这儿强制添加一个电容），dc归纳时就会挑选满意这个负载的器材，例如假定现已知道某输出端口要驱动的是一个反相器，那么把输出负 载设置成这个反相器的输入负载即可，当然能够设置成很大，这样dc就会用驱动才能很大的器材，来满意一切单元被驱动。这个指令的作用是在布图前归纳过程中 设置模块输出端口的容性负载和往连线上反标示布图后提取的电容信息，这儿选取某一器材的某一引脚的负载作为output load，也便是dc以为一切输出端口要到达能驱动这个引脚

　　#把当时规划中实例化引证的单元链接到当时规划（即读取link_library指定的库到当时规划）

　　#设置线载形式（top：一切层次中一切连线将承继和顶层模块相同的线载模型，由于顶层电路规划最大，所以连线推迟最大，线载模型最悲 观；enclosed：挑选连线地点的子模块的线载模型,子模块电路规划较顶层要小，连线推迟较短；segmented：不常用，用于跨层次鸿沟的连线）

　　#在优化过程中对时钟网络不进行改动和替换，原因：由于时钟端口的负载很大,DC 会运用 Buffer 来添加其驱动才能。但一般规划者都运用布局布线东西来完结此项工作,所以有必要指示 DC 不要对时钟网络进行修正,能够选中上图中“Don’t touch network”进行设置。

　　#对reset设置成抱负线网，由于reset的fanout太大，一般布图前都设置成抱负线网，详细原因有待研讨#-----drive------

　　#为一切输入端口（除掉时钟和复位）设置驱动模型，然后指定了驱动强度和转化时刻

　　#假如一个线网连接着多个端口，则在网表中会呈现assign句子，这是一种过错，为防止这种过错，要消除多端口连线，能够经过刺进buffer来消除（详细见《专用集成电路规划实用教程》p146）